作って早速放置してしまいました。申し訳ないです。お詫びにHDLのことでも少し書きます。

気づいたら丸半年更新なし。。。

めちゃめちゃプログラム組んでたのに、何も記事にしてなかった。

心を入れ替えて、バリバリ更新していこう。

ここ数日、先輩からverilog指導を受けておりました。

verilogHDL、知る人ぞ知るハードウェア記述言語。この言語の開発でもっとも難しいのが、開発環境への習熟だと個人的に思います。

この数日間、実機への実装はせず、behavioral simulationで勉強させていただきました。

よくverilogと対比になるのがVHDL。この違いは簡単に説明すると、verilogはシミュレーション重視、VHDLは実装重視になります。まぁVHDL触ったことないんだけどね。

ほかにも、一般的にverilogの方が「あいまいな記述が許される」とか「シミュレーション用の命令が多い」とか、そういった特徴があります。

このたびいろいろ教わりましたが、一番興味深かったのは、出来上がった回路の速度（動作周波数）を上げるための小テクについてです。これについてはまた後ほど。実際に実験もしてみたいし。

文字だけで失礼しました。次は絵とかバリバリしたいと思います。

今日はこのへんで。